ZISC

ZISC

ZISC était le nom commercial donné en 1995 au Zero Instruction Set Computer, technique de commande de processus par simple reconnaissance de motifs et dénué d'instructions au sens classique, puisque ce n'était pas une machine de Von Neumann, mais plutôt une implémentation en silicium d'un réseau de Kohonen (en). Son nom était un clin d'œil à la technologie RISC en faveur à l'époque. Il a désigné dans quelques articles comme « neuroprocesseur », ou encore comme « classifieur non-linéaire rapide ».

Cette technologie se fondait sur la technique de réseaux de neurones fortement parallèles et codés dans le silicium. Ce concept et dû à Guy Paillet et à sa collaboration avec l'équipe de Carlo Rubbia (CERN, prix Nobel de physique 1984) et Leon Cooper (prix Nobel de physique 1972).

Le laboratoire IBM de semiconducteurs de Corbeil-Essonnes accepta d'implémenter l'idée de Paillet en confiant sa réalisation à Bernard Denis. Le ZISC 36 en fut la première implémentation brevetée par Paillet (indépendant) et Tannhof (IBM). Cette génération contenait par puce 36 cellules indépendantes ("neurones") assimilables à autant de processeurs parallèles. Ce parallélisme dans la recherche de structures était la clé de l'efficacité de la puce ZISC, cousine lointaine d'un appareil plus imposant : l'analyseur de textures développé par Jean Serra pour le laboratoire de morphologie mathématique de Fontainebleau.

Les ZISC étant parallèles par nature, on augmentait le nombre de neurones en augmentant simplement le nombre de puces ZISC sur le circuit. Le ZISC 78 implémentait 78 neurones formels (et le CM1K de 2007 1024[1] sur une seule puce, permettant d'envisager des circuits de 10 000 à 50 000 neurones.

Le ZISC 36 permettait déjà à lui seul dès 1997 de faire évoluer avec de bonnes performances un véhicule virtuel sur une piste schématisée, en apprentissage externe[2].

Sommaire

Notes et références

  1. ↑ (en) [PDF] Manuel et performances du CM1K, sur general-vision.com
  2. ↑ Neurocar, démonstration téléchargeable

Voir aussi

Articles connexes

Liens externes

  • (en) Brevet
  • (en) Kurosh Madani, Ghislain de Trémiolles, Pascal Tannhof, Neuro-processor Based Image Processing, Lecture Notes in Computer Science, 2001, Volume 2085/2001, 200-207, DOI:10.1007/3-540-45723-2_24


v · d · m
Technologies CPU
Architecture Architecture Harvard · Architecture de von Neumann · Taxinomie de Flynn (SISD · SIMD · MISD · MIMD)
Types Processeur de signal numérique · Microcontrôleur · System on Chip · Processeur vectoriel
Jeu d’instructions ISA : CISC · EDGE · EPIC · MISC · OISC · RISC · VLIW · ZISC · 8-bits · 16-bits · 32-bits · 64-bits · 128-bits
Parallélisme
Pipeline Pipelining · Exécution out-of-order · Renommage de registres · Exécution spéculative · Superscalaire
Processus Multithreading · Simultaneous multithreading · Hyperthreading · Signal d’horloge · Clock gating · processeur synchrone · asynchrone · autosynchrone · Ajustement dynamique de la fréquence · Overclocking
Microarchitecture UAL · Barrel shifter · FPU · Backside bus · Multiplexeur · Démultiplexeur · Registres · MMU · Translation lookaside buffer (TLB) · Cache · Banc de registres · Microcode · Unité de contrôle
Gestion de l’alimentation APM · ACPI (états) · Ajustement dynamique du voltage

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